Architettura
Nvidia Tegra 3 esce dalle fonderie TSMC, ed in particolare dalle linee di produzione a 40 nm di tipo LPG, come già era accaduto per il predecessore Tegra 2 ma, a differenza di questo, le dimensioni del die sono quasi raddoppiate, passando da una superficie di circa 49 mm² a 80 mm². Ciò è dovuto a diversi ritocchi architetturali interni, volti a migliorare globalmente le prestazioni del processore ARM Cortex A9, oltre che ovviamente al maggior numero di core.
Rispetto alla generazione precedente, ora ciascun core avrà pieno supporto alle istruzioni NEON, grazie alla presenza del motore ARM MPE (Media Processing Engine), mentre Tegra 2 era completamente sprovvisto di tale supporto per contenere le dimensioni del die. Ricordiamo che le Advenced SIMD Extension conosciute come ARM NEON sono un set di istruzioni in grado di accelerare le applicazioni multimediali legate ad esempio ad operazioni di encoding o decoding e al rendering della grafica 2D e 3D.
Le dimensioni della cache di primo e secondo livello invece sono rimaste intatte. Ciascun core avrà infatti due unità L1, ciascuna da 32 KB, mentre la cache L2 da 1 MB è condivisa tra tutti i core. Mentre però la latenza della cache di primo livello è rimasta la stessa di Tegra 2, quella di secondo livello è ora due volte più rapida. Inoltre, benché i core siano passati da due a quattro, Nvidia ha lasciato invariata la dimensione della cache L2, segno che probabilmente pensa che, nella maggior parte degli scenari, sarà difficile che siano impegnati tutti i quattro core.
Per quanto riguarda il clock rate invece esso sarà di 1.4 GHz per ciascun core e non 1.5 GHz come anticipato nei primi rumor. Inoltre, se più di un core per volta dovesse essere attivo la frequenza sarà ulteriormente limitata a 1.3 GHz. Si tratta ovviamente di diversi accorgimenti atti a mantenere entro una soglia accettabile i consumi di Kal-El. Come sappiamo poi ciascun core potrà essere spento (power gate) quando si troverà in stato di idle, così da non assorbire elettricità.
L'altra soluzione adottata è invece molto più innovativa e prevede l'affiancamento dei quattro core principali da parte di un quinto core di tipo Low Power, chiamato Companion Core, che avrà una frequenza massima di 500 MHz e sarà indipendente dagli altri quattro per quanto riguarda l'alimentazione. Nvidia definisce questa soluzione a cinque core misti come vSMP (Variable Symmetric Multiprocessing). Nvidia chiarisce che il companion core ha anche delle differenze a livello di architettura rispetto agli altri 4 core ARM.
In pratica, quando il device dotato di Tegra 3 sarà in uno stato di stand-by attivo, ossia quando lo schermo sarà spento e saranno attivi solo alcuni task di routine in background, i quattro core principali saranno completamente spenti e il terminale sarà gestito unicamente dal Companion Core, mentre gli altri quattro core si attiveranno solo man mano che le richieste da parte del sistema diventeranno più impegnative e che si supererà quindi la soglia di assorbimento prestabilita. Le due isole però non potranno mai essere contemporaneamente attive: o lavorerà il Companion Core e gli altri saranno spenti, o si spegnerà il primo e si attiveranno da 1 a 4 core a seconda del carico di lavoro. Il tempo di switch tra le due isole è inferiore ai 2 ms. L'intero processo infine è del tutto trasparente al sistema operativo. Quest'ultimo infatti vedrà sempre e solo quattro core, mentre sarà uno scheduler integrato nella CPU a decidere quali core dovranno essere in funzione, a seconda del workflow istantaneo.
Un ultimo, ma importante accenno, va fatto al controller delle memorie. Tegra 3 infatti supporta RAM molto più veloci rispetto al predecessore, anche se il controller stesso non è cambiato. Tegra 2 supportava soltanto RAM di tipo LPDDR2 con un data rate di 600 MHz, mentre Tegra 3 può utilizzare sia RAM LPDDR2-1066 che DDR3-L fino a 1500 MHz.
