Intel si attende molto dai processori Ivy Bridge che stanno per arrivare sul mercato e l'attenzione posta sulla nuova piattaforma durante l'ultimo IDF né è una testimonianza evidente. Dalla conferenza infatti giungono ulteriori dettagli sulle feature di cui saranno dotate queste CPU.
Dopo aver divulgato alcune nuove caratteristiche delle future CPU Intel Ivy Bridge durante il keynote di apertura dell'Intel Developer Forum 2011 della settimana scorsa, è toccato a Mooly Eden, General Manager del Gruppo PC Client di Intel, spiegare ancora un altro paio di caratteristiche tecniche rilevanti, in un secondo keynote tenutosi sempre durante la conferenza. Qui è stata mostrata per la prima volta una slide in cui è possibile osservare l'organizzazione interna del chip.
A prima vista appare evidente che il core grafico occupi adesso un'area più grande di quanto accade negli attuali Sandy Bridge. Grazie infatti al passaggio produttivo a 22 nm e all'adozione della tecnologia litografica Tri Gate 3D, è stato possibile aumentare il numero di transistor ospitati nel die, che sono passati da poco meno di 1 miliardo dell'attuale generazione a circa 1.48 miliardi, cosa che appunto indica un aumento della complessità della struttura.
Non possiamo essere certi delle proporzioni, ma ora l'area ricoperta dal processore grafico sembra circa un terzo del totale. Del resto la maggior attenzione che ultimamente Intel sta concedendo alla componente grafica è nota e nel precedente keynote su Ivy Bridge era stato spiegato come il nuovo sottosistema sarà molto più potente dell'attuale Intel GMA 3000HD, la cui versione per il mondo mobile passerà da 12 execution unit a 16, con un aumento delle prestazioni stimato di circa il 60% con 3DMark Vantage (Performance Preset) e del 30% in 3DMark06.
A testimoniare l'attenzione a questa componente infatti questa volta Ivy Bridge è stato anche mostrato in funzione mentre faceva girare il benchmark grafico basato sul gioco Hawx 2, con supporto alle DirectX 11. Un'altra novità è poi rappresentata dal nuovo gestore del risparmio energetico, chiamato PAIR (Power Aware Interrupt Routing). Si tratta di una nuova tecnologia in grado di reindirizzare gli interrupt generati dalle periferiche esterne, instradandoli verso il core attivo in quel momento e non sistematicamente sempre al core 0 a prescindere dal suo stato. In questo modo se è attivo uno solo dei due o quattro core, quelli in stato di sleep non saranno riavviati solo per gestire l'interrupt.
Per quanto riguarda le novità sul versante della sicurezza dalle slide mostrate si è potuta notare l'implementazione di un nuovo motore per la generazione di numeri casuali, chiamato DRNG (Digital Random Number Generator) e di un nuovo set di istruzioni, RDRAND, che assegna un numero casuale ai processi con privilegi elevati all'interno del registro, così da renderli meno vulnerabili ad attacchi virali. Ivy Bridge inoltre come già sappiamo, godrà anche di un TDP configurabile e del supporto alle DDR3 fino a 1600 MHz e alle interfacce USB 3.0, ThunderBolt, PCI Express 3.0 e HDMI 1.4.
